アルデック社、FPGA市場向けにVHDL/Verilog® 混在対応の低価格版Active-HDLをリリース

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アルデック社、FPGA市場向けにVHDL/Verilog® 混在対応の低価格版Active-HDLをリリース

2009/07/15アルデック・ジャパン計測/テスト

混在言語の検証および ASIC、FPGA デバイス向け先端設計ツールのパイオニアである Aldec, Inc. (以下アルデック社) は本日、VHDL/Verilog 混在シミュレーションに対応した低価格版の Active-HDL™ Designer Edition をリリースしたことを発表します。FPGA設計者が混在言語対応シミュレータを利用する場合、EDA 各社から提供される製品は、安くても数百万円という価格帯です。一方、FPGA 各社から提供される HDL シミュレータは十万円強という価格帯で両者には大きな価格のギャップが存在していました。このギャップを解消するために Active-HDL Designer Edition をリリースいたしました。数十万円という価格帯で、VHDL/Verilog/SystemVerilog混在言語のシミュレーションが実行できます。実行行数制限はなく、シミュレーション速度は、FPGA 各社から提供される HDL シミュレータの約2倍に設定されています。

Active-HDL について
Active-HDL には、Designer Edition 以外に Plus Edition 及び Expert Edition という製品ラインアップがあります。これらのシミュレーション速度は Designer Edition の約3倍に設定されています。また、コード・カバレッジ、SystemC、アサーション・ベース検証、SWIFT インターフェース、MATLAB/Simulink® 協調検証といった先進の機能を必要とする設計者には Designer Edition からのアップグレード・パスも用意しています。

供給について
Active-HDL Designer Edition は、アルデック社および各国の販売代理店より供給されています。1年間のタイム・ベース・ライセンス形態で、ノードロック（\198,000）またはフローティング（\247,500）を選択できます。日本国内の販売およびサポートについては、アルデック・ジャパン株式http://www.aldec.com/downloadsから申請できます。

企業HP:
http://www.aldec.com/

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