ザイリンクス、最高のシステム性能とコンパイル速度を備えた統合ソフトウェア環境ISE WebPACK 9.1iの提供を開始

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ザイリンクス、最高のシステム性能とコンパイル速度を備えた統合ソフトウェア環境ISE WebPACK 9.1iの提供を開始

2007/01/25ザイリンクスロジック/PLD

WindowsとLinuxの両方をサポートする無償ダウンロード版デザインツールで
ダイナミック消費電力を10%低減、FPGAデバイスのサポート範囲を拡大

プログラマブル・ロジック・ソリューションのリーダであるザイリンクス社は1月22日（米国時間）、同社のプログラマブル・ロジック・デザインツールの最新版、統合ソフトウェア環境 ISE (Integrated Software Environment) WebPACK 9.1iの無償ダウンロードを開始した。この新しいバージョンは、ザイリンクスISE Foundation ソフトウェア9.1i版のすべての機能を含み、オプションの組み込みDSPやリアルタイム・デバッグ・デザインフローなどもフルサポートしている。ISE WebPACK 9.1iの特徴は、論理変更が施されなかったブロックのロジック構成をそのまま保持しながら全体の設計速度を最高6倍まで速めることが可能な新コンパイル技術「ザイリンクスSmartCompile テクノロジ」を含むことである。ISE WebPACK 9.1iソフトウェアはSpartan-3A FPGAファミリのすべてのデバイス、およびVirtex-4 と Virtex-5 FPGAデバイスの一部をサポートしている。また、今回新たに導入された消費電力最適化機能により、設計者はダイナミック消費電力の約10%低減が可能となる。

WindowsとLinuxの両方をサポートする、FPGA業界で最も完成度の高いデザイン・ソリューション
ISE WebPACK 9.1iソフトウェアは、設計の上流から下流までを統合した完全なFPGAデザイン・ソリューションであるため、ユーザはこれを利用することでFPGAデザインのプロジェクトを即座に開始することができる。ザイリンクスは、HDLエントリ、論理合成、レイアウト実行および設計検証のための統合設計ツールであるISE 9.1iを無償ダウンロードで提供することで、ユーザのターゲットである全体のプロジェクト・コストを抑えながらデザイン目標を迅速に達成することを支援する。今回の提供には、WindowsとLinuxの両方に対応するISE Simulator Liteが含まれている。無償のMXE-III StarterバージョンはザイリンクスのWebサイトでダウンロードが可能で、設計者は無料でHDL検証ソリューションを利用できる。これらを通じて、ザイリンクスはすべての主要PLDベンダの中で最も強力なWindowsおよびLinux対応デザインツールにより、業界で最も低コストで最も低消費電力のFPGAおよびCPLDソリューションを提供することが可能になった。

生産性の向上
ISE WebPACK 9.1iソフトウェアは、設計者が回路設計時に、少しずつ追加される部分変更の度に全体の回路を再インプリメントするというプロセスで生じる時間的な課題に対処するための新しいコンパイル技術、SmartCompile テクノロジを導入している。回路設計の再インプリメントは時間がかかるだけでなく、変更とは直接関係ない回路の一部に悪影響を与えるリスクがある。ザイリンクスのSmartCompileテクノロジはこれらの課題を以下の技術で解決する。
・ Partition（分割）：　既存の配置配線を厳密に保持しながらカットアンドペーストできる自動分割機能により、デザイン・サイクルの後段階でのマイナ・チェンジの影響を最小化し、再実行時間を高速化する。
・ SmartGuide：　前回のインプリメント結果を活用することによって、小さな変更に対する再インプリメント時間を短縮する。
・ SmartPreview：　配置配線プロセスの中断と再開が可能になり、デザインの状態を途中段階での評価用に中間結果を保存することができる。配線の状態やタイミング設計結果のようなデザイン情報を途中で事前評価することにより、ユーザは回路全体の完全なインプリメントが終わるのを待たずに重要なトレードオフの判断ができる。

ISE WebPACK 9.1i ソフトウェアは以下のユーザ・インターフェイス強化策により複雑性を緩和、FPGA設計者を支援する。
- ISEグラフィカル・ユーザ・インターフェイスからコマンドライン環境への移行を容易にするTcｌコマンド・コンソール
- 結果の再現に必要なソース・コントロールを目的として、インポートおよびエクスポートが可能なファイルを特定するソースコード互換性チェック機能

タイミング・クロージャの高速化
ISE Fmaxテクノロジの機能をベースに構築されたISE WebPACK 9.1iソフトウェアで注目すべき特徴は、高集積Virtex-5ベースのデザインの高性能結果と迅速なタイミング・クロージャである。ISE WebPACK 9.1i ソフトウェアの統合タイミング・クロージャ・フローは、強化された物理合成最適化機能を伴い、より高品質な結果を提供する。

またISE WebPACK 9.1iソフトウェアは、標準ISE 9.1iの基盤である拡張されたタイミング・クロージャ環境、つまり制約条件のエントリ、タイミング解析、フロアプランニング、およびレポート・ビュー間の直観的なクロス・プロービングを可能とする仮想「タイミング・クロージャ・コックピット」を擁している。これによって設計者はタイミング課題をより容易に解析し、検討することができる。この統合タイミング・クロージャ・フローは、物理合成と配置タイミングとの相関性を改善し物理合成機能を含み、結果として高品質なデザインを生成することが可能である。

消費電力の最適化
ザイリンクスの合成テクノロジ(XST: Xilinx Synthesis Technology)と配置テクノロジにおける新しい消費電力最適化手法は、配線方法の改良と併せて、たとえばSpartan-3ジェネレーションFPGAのダイナミック消費電力において平均10%の低消費電力化を可能としている。XSTにおける消費電力の最適化はまた、乗算器、加算器、BRAMのような機能ブロック上でのマクロプロセッシングに対して、特に低消費電力化を意識した最適化を可能とする。配置配線アルゴリズムは低消費電力化の配置戦略をとり、デバイス内の低容量ネットの採用を優先させて速度性能を犠牲にすることなく消費電力の最適化を図る。

価格設定と供給体制
ISE WebPACK 9.1iソフトウェアはWebサイト http://japan.xilinx.com/ise/webpack から無償ダウンロードが可能。世界中ですでに30万人を超え、現在も増加を続けるFPGAおよびCPLD設計者に最も完成度が高く、コストがゼロのデザイン環境を提供するISE 9.1iは、Spartan-3AおよびCoolRunner-IIファミリのみならず、Virtex-4やVirtex-5 FPGAデバイスの一部もサポートしている。サポートされるデバイスのリストは同Webサイト http://japan.xilinx.com/ise/webpack で公開されている。

※ このプレスリリースに記載されている会社名、製品名は、各社の登録商標または商標です。

ザイリンクスについて
ザイリンクス社（NASDAQ:XLNX）は、プログラマブルロジックソリューションを提供するリーダである。1984年に創立され、米国カリフォルニア州サンノゼに本社を持つ。日本においては、1989 年にザイリンクス株式会社を設立し、FPGA および CPLD 製品とその開発支援システムの販売とサポートを積極的に行っている。同社についての詳細な情報は日本語対応ホームページ http://japan.xilinx.com/ で公開している。

このプレスリリースに関するお問い合わせは下記へ
ザイリンクス株式会社　マーケティング部穂村
東京都新宿区西新宿6-22-1 新宿スクエアタワー18F
TEL: 03-5321-7740 FAX: 03-5321-7762

株式会社井之上パブリックリレーションズ　ザイリンクス広報担当　鈴木/平出
東京都新宿区四谷4-34　新宿御苑前アネックスビル6F
TEL:03-5269-2301 FAX:03-5269-2305

下記のザイリンクス株式会社ホームページもご参照ください。
・トップページ： http://japan.xilinx.com/
・プレスリリース(日本語)： http://japan.xilinx.com//japan/j_prs_rls/index.htm

企業HP:
http://japan.xilinx.com/