37. 기본 순서 회로: 플립플롭
플립플롭(Flip-Flop)은 1비트 정보를 유지(기억)할 수 있는 논리 회로입니다. 상호 보완적으로 작동하는 2개의 스위칭 소자로 구성되고 입력이 없는 한 원래 상태를 유지합니다. 플립플롭에는 다양한 회로 구성 방식이 있습니다. 다음의 표에 RS 플립플롭과 JK 플립플롭, D 플립플롭, T 플립플롭에 대하여 설명합니다.
기본 순서 회로 | 설명 |
회로도 |
진리표 |
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RS 플립플롭 |
가장 기본적인 플립플롭입니다. 입력 S(세트)가 ‘하이(H)’상태일 때 출력 Q가 ‘하이(H)’로 설정됩니다. 출력 Q가 ‘하이(H)’ 상태에서 입력 R(리셋)을 ‘하이(H)’로 하면 출력 Q가 ‘로(L)’로 전환됩니다. |
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JK 플립플롭 |
JK 플립플롭은 2개의 입력을 동시에 ‘하이(H)’로 설정할 수 있습니다. 이 점이 RS 플립플롭과 다릅니다. 트리거 단자 T에 입력된 클럭 신호의 유효한 에지(신호의 상승 또는 하강)에서 입력 J만이 ‘하이(H)’ 상태일 때 출력 Q가 ‘하이(H)’로 됩니다. 입력 J와 입력 K가 동시에 입력되면 출력 Q가 반전됩니다. |
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D 플립플롭 |
트리거 단자 T에 입력된 클럭 신호의 에지(신호의 상승 또는 하강)에서 입력 D값이 반드시 유지되는 회로입니다. |
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T 플립플롭 |
JK 플립플롭의 입력 J와 입력 K를 연결하여 하나로 만든 것입니다. 트리거 단자 T에 클럭 신호가 입력될 때마다 출력 Q가 반전됩니다. |
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