ビラージロジック、IP技術を32 /28 nmプロセスへと拡張

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ビラージロジック、IP技術を32 /28 nmプロセスへと拡張

2009/07/29ビラージロジック知的財産

ビラージロジック（Nasdaq略号：VIRL、日本法人：ビラージロジック株式会社、横浜市港北区、代表取締役社長：三俣正和）は本日、ビラージロジックの先進IP技術が32nm / 28nmプロセスノードへと拡大したことを発表しました。これは、初期採用の顧客により高性能アプリケーションに最適化された複数のIPによる製品テストチップがテープアウトされたことによるものです。

このテストチップは、先進の電力管理機能とアットスピード・テスト機能を備えており、32/28nm以降の微細ノードにおける電力や歩留まりの課題に対応しています。この製品テストチップに加え、ビラージロジックは、主要なファンドリーにて、複数の32nmテストチップをテープアウトしました。

この初期採用の顧客が、初の32/28nmチップ向けにビラージロジックのSiWare(TM)メモリ・コンパイラの電力管理機能、およびSTAR(TM)メモリシステムの先進組み込みメモリテスト＆リペア機能を選択したのは、既に複数の顧客により生産されているビラージロジックの40nmプロセス技術の成功実績に基づくものです。

ビラージロジック、マーケティング・セールス担当上席副社長、
Brani Buricのコメント
「新しいプロセスノードが登場するたび、全体的な設計スケジュールや歩留まり向上までの期間に影響を及ぼす新たな製造の課題がもたらされます。32/28nmなどの先端プロセスノードにおいては、業界のリーダーたちは確実な微細化への移行を可能にするパートナーを慎重に選んでいます。ビラージロジックは、40nmにおいては既に10社以上の顧客を持っており、お客様が、SoC設計の性能、コスト、歩留まり向上、量産までの期間短縮といった要件を満たすIPに、初期の段階でアクセスすることができる卓越した技術とノウハウを持っていることを、改めて実証しています。」

ビラージロジックのメモリおよびロジック製品について
65nmプロセスで2007年10月に初めて発表されたSiWare製品ラインは、現在では40nmプロセスで10社以上の顧客に使用されており、先進プロセスにおける物理IPに対する、ますます増加する複雑な設計要件に対応することが実証されています。先進プロセス向けに電力が最適化されたメモリは、静的・動的電力消費を最小限に抑え、最適な歩留まりを実現します。SiWare High-Densityメモリ・コンパイラは絶対最小面積のメモリを生成するよう最適化されています。SiWare High-Speedメモリ・コンパイラは、設計者が最も厳しいクリティカルパス要件を達成できるように設計されています。省電力モード、読み取り／書き込みマージン拡張、超低電力動作、および迅速なテストのための革新的な設計を実現するコンパイル・タイム・オプションにより、SoC設計者は、特定の設計要件に対し最適なソリューションを構成することが可能です。

すべてのSiWareメモリは、ビラージロジックのSTAR(TM)メモリシステムによりサポートされています。ビラージロジック主力製品である組み込みメモリテスト＆リペアシステム、STARメモリシステムは、で、ビラージロジックのメモリ、サードパーティメモリ、または自社開発の組み込みメモリの中から選択し、システムの機能を利用することができます。リペア目的のために、STARメモリシステムは、リペアの形跡を記憶するためのファンドリーが開発したeヒューズを展開しています。STARメモリシステムは、製品の信頼性の向上と歩留まり安定までの期間短縮のために、先進プロセス向けに調整されたテストアルゴリズムを採用しています。

SiWareロジック製品ラインは、様々な40nmプロセスでの設計アプリケーション向けに歩留まりが最適化された、複数のプロセス閾値を持つスタンダードセルライブラリを含みます。SiWare Logicライブラリは、Ultra-High-Density、High-Speed、および汎用向けに回路が最適化された、3つの異なるアーキテクチャで提供されています。SiWare ロジックUltra-Low-Power拡張ライブラリも、設計者に最も先進な電力管理機能を提供します。

ビラージロジックの高度に差別化されたIP製品ポートフォリオの詳細につきましては、ビラージロジック(japan_info@viragelogic.com)　にお問い合わせいただくか、ウェブサイトをご参照ください。 http://www.viragelogic.com

企業HP:
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